（原标题：二维材料户外 品牌，还有很长路要走）
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半导体行业商讨东说念主员恒久以来一直掂量需要更好的晶体管通说念材料来取代硅，但硅器件的抓续校正足以推迟这种变化。
硅接续提供无与伦比的器件性能、可制造性和本钱效益组合。然则，比年来，“硅通说念的赶走”变得越来越可能。晶体管需要更薄的通说念来保抓实足的静电抑遏，但跟着厚度降至 3 纳米以下，名义散射会导致通说念电阻急剧增多。
二维半导体似乎是最有可能的替代决策。它们莫得平面外的悬空键，从而最大功令地减少了名义散射。出奇是过渡金属二硫属化物 (TMD)，它形成的晶体中夹有钨或钼等过渡金属，夹在硫、硒或其他硫属元素层之间。已往几年，TMD 在推行室中取得了紧要发达，但在材料滋长、集成和制造方面仍濒临紧要闭塞。
天然，硅通说念的发展并非停滞不前。imec 研发副总裁 Gouri Sankar Kar 在吸收《半导体工程》采访时指出，CFET 架构（将 PMOS 和 NMOS 晶体管置于单个垂直结构中）可能将硅的延迟时期延长长达二十年。此外，Kar 指出，替代通说念材料的性能不及以匹敌硅，以至无法稍稍栽植性能。拟议的硅替代品还必须不祥与硅的可制造性和本钱相匹配。2D 材料要已矣本钱平价还有很长的路要走。
率先，制造高质料的晶体
要继承替代通说念材料，制造商率先必须不祥制造它。
晶圆厂需要在 300 毫米晶圆的总共这个词区域内保抓一致的质料。恒久以来，最好的 2D 半导体器件在很猛进程上使用从块体材料中剥离的薄片。尽管当今最好的 CVD 薄膜的性能不错与薄片失色，但 CEA-Leti 商讨工程师 Lucie Le Van-Jodin 施展说，它们是在 600°C 以上的温度下在蓝对持和石英等基板上滋长的。即使有种子层，在职意基板上已矣致密的质料滋长仍是不行能的。在更和缓的温度下滋长的薄膜往往具有更小的晶粒。
从滋长晶圆到预备晶圆的层漂浮是一种练习的工艺。然则，关于 2D 半导体，漂浮的层独一三个原子厚。皱纹、赋闲和其他劣势会镌汰薄膜质料。在本年的 VLSI 研讨会上展示的一项商讨中，S. Ghosh 和 imec 的共事通过仔细优化键合前沿减少了漂浮关联的劣势。然则，漂浮经过中使用的粘合剂会留住碳残留物，这些残留物很难在不形成损坏的情况下去除。?1
与此同期，英特尔呈报的商讨发现，亚阈值摆幅性能（英特尔斥地中约为 88 mV/十倍）主要受碳沾污影响。2 减少电介质厚度并莫得改善后来果。
莫得必要用 2D 半导体粉饰晶圆的总共这个词区域，只需粉饰晶体管通说念即可。这即是选用性滋长步调背后的念念法。中国科学时代大学的 Guixu Zhu 止境共事默示，常常，2D 半导体的选用性滋长始于千里积和图案化种子材料，举例金属钨或 Al 2 O 3。?3 2D 材料优先千里积在种子层上，而不是周围的 SiO 2。在具有交流 CVD 参数的未图案化基板上，该小组在 Al 2 O 3上已矣了 96.2% 的 MoS 2粉饰率户外 品牌，而 SiO 2上的粉饰率仅为 10.8% 。然后，他们使用图案化的 Al 2 O 3三角形动作 MoS 2滋长的成核位点。所得材料的挪动率高达 62.8 cm 2 /V-sec，尽管平均挪动率值仅为 43 cm 2 /V-sec。
不外，英特尔首席商讨工程师 Kevin O'Brien 在本年西雅图材料商讨学会春季会议上的发言中指出，即使是“致密”的后果也泄浮现一定进程的变异性，这让工艺工程师感到怯怯。硅晶体管中晶界的预期数目为零。前沿硅晶体管的预期亚阈值摆幅接近 60 mV/十年，这是表面极限。固然推行室商讨的冠军斥地出息光明，但 O'Brien 默示，淌若莫得更好、更一致的薄膜质料，二维半导体根底无法制造。
其次，制作搏斗和栅极电介质
现时的 2D 材料可能还莫得准备好招待黄金时段，但它们足以让咱们更潜入地探索器件集成问题。其中最严重的问题之一是需要可靠的低电阻搏斗。与通说念长度相似，搏斗长度需要与器件栅极间距成比例。据台积电的 Wen-Chia Wu 止境共事称，当搏斗长度降至 10nm 以下时，搏斗电阻会急剧增多，从欧姆活动调换为类肖特基活动。? 4 在早期的使命中，兼并小组将传输长度（通说念电流下落到其基线的 10% 的距离）笃定为限制搏斗电阻的裂缝参数。? 5 反过来，传输长度在很猛进程上取决于搏斗/通说念界面处的隧穿距离。Wu 默示，岂论继承何种工艺决策或使用何种材料，高质料的搏斗皆取决于出奇干净、出奇光滑的界面名义。欧姆活动和短的传输长度意味着需要范德华搏斗，其中搏斗金属和半导体之间存在彰着的阔别。
CEA-Leti 的 Le Van-Jodin 指出，最成效的搏斗金属是铋、锑和铟，它们皆是集成电路制造鸿沟的新材料，何况熔点皆相对较低。在 Ang-Sheng Chou 呈报的使命中，另一个台积电团队发现，当锑搏斗 MoS 2晶体管时，通说念和搏斗电阻皆取决于栅极电压引起的载流子密度。? 6 器件遐想东说念主员更可爱具有固定掺杂和褂讪电阻值的搏斗，但这个问题于今尚未处理。
千里积可靠的栅极堆叠（如搏斗形成）具有挑战性，因为 2D 材料名义提供的成核点出奇少。到目下为止，大多数斥地演示皆将 2D 材料置于预制底部栅极结构的顶部。英特尔商讨工程师 Wouter Mortelmans 指出，具有对称顶部和底部栅极的全栅极遐想更具贸易可行性。他们从这种遐想中获取的最好后果是 86 mV/decade 的亚阈值摆幅，栅极长度为 34 纳米。与搏斗形成相似，灵验的名义清洁和碳残留物去除至关要紧。
贸易上可行的斥地也需要图案化。推行室商讨往往最多触及几十个世俗踱步在基板上的斥地，而不是当代集成电路中看到的数百万个密集陈列的晶体管。Le Van-Jodin 不雅察到，2D 材料常常不会安谧地粘附鄙人面的基板上，岂论它是什么。湿法蚀刻工艺有使其分层的风险。等离子蚀刻有损坏名义的风险，而常常保护硅 CMOS 工艺中名义的保护性蚀刻“团员物”很难去除。率先千里积保护性氧化层，然后对组合堆栈进行图案化是一种潜在的处理决策。
接下来是利用——也许
薄膜质料、搏斗质料、栅极氧化物千里积和图案化的校正仍然不会带来互补逻辑。PMOS 和 NMOS 器件依赖于不同的通说念材料，最常见的 PMOS 是 WSe 2，NMOS 是 MoS 2或 WS 2。固然有可能通过垂直堆叠两个器件来创建雷同 CFET 的结构，但将 PMOS 和 NMOS 器件比肩扬弃极其攻击。
91萝莉琢磨到成效已矣 2D 半导体 CMOS 通说念的闭塞，硅的近期出息一派光明，这也无可厚非。业界还巧合期在条目较低的利用中斥地 2D 晶体管。举例，imec 的 Kar 不雅察到电源电路占总电路面积的 5% 到 7%，而前沿遐想还是设念念将电源分拨移至晶圆后头。使用层漂浮来构建 2D 电源开关可能比在后头千里积硅更容易，何况电源电路的尺寸条目也较低。
在他的 MRS 发言中，奥布莱恩援用了沃尔夫冈·泡利的话：“天主创造了体积。名义是妖魔发明的。”在二维材料中，莫得体积。它们提供的妖魔名义看起来很有但愿，但仍有大皆使命要作念。
参考
1.S. Ghosh 等东说念主，“通过 300mm MX2 干式漂浮已矣 EOT 缩放 - 迈向可制造工艺斥地和斥地集成的关节”，2024 年 IEEE VLSI 时代和电路研讨会（VLSI 时代和电路），好意思国夏威夷州檀香山，2024 年，第 1-2 页，doi：10.1109/VLSITechnologyandCir46783.2024.10631364。
2.W. Mortelmans 等东说念主，“使器具有缩放搏斗和栅极长度的单层 MoS2 和 WSe2 在 GAA 2D NMOS 和 PMOS 中创下性能记载”，2024 年 IEEE VLSI 时代和电路研讨会（VLSI 时代和电路），好意思国夏威夷檀香山，2024 年，第 1-2 页，doi：10.1109/VLSITechnologyandCir46783.2024.10631395。
3.G. Zhu 等东说念主，“通过班师在硅晶片上进行选用性区域 CVD 滋长已矣基于单晶单层 Mos2 阵列的高性能晶体管”，2024 年 IEEE VLSI 时代与电路研讨会（VLSI Technology and Circuits），好意思国夏威夷州檀香山，2024 年，第 1-2 页，doi：10.1109/VLSITechnologyandCir46783.2024.10631381。
4.W. -C. Wu 等东说念主，“论具有单层 MOS2 通说念的晶体管的顶点缩放”，2024 年 IEEE VLSI 时代与电路研讨会（VLSI Technology and Circuits），好意思国夏威夷州檀香山，2024 年，第 1-2 页，doi：10.1109/VLSITechnologyandCir46783.2024.10631401。
5.W. -C. Wu 等东说念主，“单层 2D 通说念晶体管中具有低搏斗电阻的缩放搏斗长度”，2023 年 IEEE VLSI 时代与电路研讨会（VLSI Technology and Circuits），日本京皆，2023 年，第 1-2 页，doi10.23919/VLSITechnologyandCir57934.2023.10185408。
6.A. -S. Chou 等东说念主，“面向具有过渡金属二硫属化物通说念的缩放 CMOS 的集成模块的现象和性能”，2023 年海外电子器件会议 (IEDM)，好意思国加利福尼亚州旧金山，2023 年，第 1-4 页，doi：10.1109/IEDM45741.2023.10413779。
https://semiengineering.com/2d-semiconductors-make-progress-but-so-does-silicon/
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